Shenzhen Goldensun Electronics Technology Limited

Dobra oferta na liście BOM, w tym IC, dioda, tranzystor, kondensator, rezystor i tak dalej!

Dom
Produkty
O nas
Wycieczka po fabryce
Kontrola jakości
Skontaktuj się z nami
Poprosić o wycenę
Dom ProduktyUkład pamięci IC

Chip pamięci DDR3L SDRAM 16 bitów 8 Banków wewnętrznych MT41K64M16TW-107: J

Im Online Czat teraz

Chip pamięci DDR3L SDRAM 16 bitów 8 Banków wewnętrznych MT41K64M16TW-107: J

Chiny Chip pamięci DDR3L SDRAM 16 bitów 8 Banków wewnętrznych MT41K64M16TW-107: J dostawca

Duży Obraz :  Chip pamięci DDR3L SDRAM 16 bitów 8 Banków wewnętrznych MT41K64M16TW-107: J

Szczegóły Produktu:

Miejsce pochodzenia: Oryginał
Nazwa handlowa: Original Manufacturer
Orzecznictwo: RoHS
Numer modelu: MT41K64M16TW-107: J

Zapłata:

Minimalne zamówienie: 1
Cena: Negotiation
Szczegóły pakowania: Oryginalne opakowanie
Czas dostawy: W magazynie
Zasady płatności: TT, Paypal, Western Union i tak dalej
Możliwość Supply: 80000
Contact Now
Szczegółowy opis produktu
Typ DRAM: DDR3L SDRAM Chip Density (bit): 1g
Organizacja: 64Mx16 Liczba banków wewnętrznych: 8
Liczba bitów / słowo (bit): 16 Maksymalna częstotliwość zegara (mhz): 933

MT41K64M16TW-107: J DRAM Chip DDR3L SDRAM 1Gbit 64Mx16 1.35V 96-Pin FBGA

Wcześniejsze

DDR3 SDRAM wykorzystuje podwójną architekturę szybkości transmisji danych, aby osiągnąć wysoką szybkość działania. Architektura podwójnej przepływności danych jest architekturą 8n-prefetch z interfejsem zaprojektowanym do przesyłania dwóch słów danych na cykl zegara na kołkach wejścia / wyjścia. Pojedyncza operacja odczytu lub zapisu dla DDR3 SDRAM skutecznie składa się z pojedynczego transferu danych w cyklu 8-bitowym, czterokanałowego w wewnętrznym rdzeniu DRAM i ośmiu odpowiadających transferom danych o szerokości n-bitów i pół-zegara na poziomie szpilki I / O. Stroboskop danych różnicowych (DQS, DQS #) jest transmitowany zewnętrznie, wraz z danymi, do wykorzystania w przechwytywaniu danych w odbiorniku wejściowym SDRAM DDR3. DQS jest wyśrodkowany z danymi dla WRITE. Odczytane dane są transmitowane przez SDRAM DDR3 i wyrównane do krawędzi do strobów danych. DDR3 SDRAM działa z zegara różnicowego (CK i CK #). Skrzyżowanie CK na HIGH i CK # going LOW jest określane jako dodatnia krawędź CK. Sygnały sterujące, sterujące i adresowe są rejestrowane na każdym dodatnim zboczu CK. Dane wejściowe są rejestrowane na pierwszej rosnącej krawędzi DQS po nagłówku WRITE, a dane wyjściowe odnoszą się do pierwszej rosnącej krawędzi DQS po preambule READ. Odczyt i zapis uzyskiwania dostępu do pamięci DDR3 SDRAM jest zorientowany impulsowo. Dostęp rozpoczyna się w wybranej lokalizacji i kontynuuje zaprogramowaną liczbę lokalizacji w zaprogramowanej kolejności. Dostęp zaczyna się od zarejestrowania polecenia ACTIVATE, po którym następuje polecenie READ lub WRITE. Bity adresu zarejestrowane jednocześnie z poleceniem AKTYWUJ służą do wyboru banku i wiersza, do których można uzyskać dostęp. Bity adresu zarejestrowane jednocześnie z poleceniami READ lub WRITE służą do wyboru banku i początkowej lokalizacji kolumny dla dostępu seryjnego. Urządzenie wykorzystuje READ i WRITE BL8 i BC4. Funkcja automatycznego ładowania wstępnego może być włączona, aby zapewnić ładowanie we własnym zakresie, które jest inicjowane na końcu dostępu do serii. Podobnie jak w przypadku standardowej pamięci DDR SDRAM, wielopiętrowa architektura pamięci SDRAM DDR3 pozwala na współbieżną pracę, zapewniając dużą przepustowość, ukrywając czas wstępnego ładowania i czas aktywacji. Dostępny jest tryb samodzielnego odświeżania, a także energooszczędny tryb wyłączania.

Kluczowe cechy

  • VDD = VDDQ = + 1,35 V (1,283 V do 1,45 V)
  • Wsteczny zgodny z VDD = VDDQ = 1,5V ± 0,075V
  • Różnicowy dwukierunkowy sygnał danych
  • Architektura 8-bitowego pobierania wstępnego
  • Różnicowe wejścia zegara (CK, CK #)
  • 8 banków wewnętrznych
  • Nominalne i dynamiczne terminowanie (ODT) sygnałów danych, stroboskopów i masek
  • Programowalne opóźnienie CAS (READ) (CL)
  • Programowalne opóźnienie dodatku CAS (AL)
  • Programowalne opóźnienie CAS (WRITE) (CWL)
  • Naprawiono długość serii (BL) 8 i serię przerywaną (BC) 4 (za pomocą zestawu rejestrów trybu [MRS])
  • Możliwość wyboru BC4 lub BL8 "w locie" (OTF)
  • Tryb samodzielnego odświeżania
  • TC od 0 ° C do 95 ° C
  • 64 ms, cykl odświeżania 8192 w temperaturze od 0 ° C do 85 ° C
  • 32 ms w 85 ° C do 95 ° C
  • Temperatura samodzielnego odświeżania (SRT)
  • Automatyczne odświeżanie (ASR)
  • Napisz poziomowanie
  • Rejestr wielofunkcyjny
  • Kalibracja sterownika wyjściowego

Atrybuty techniczne

Opis
Wartość
Znajdź podobne części
wymiary produktu
8 x 14 x 0,965
temperatura robocza
0 do 95 ° C
Liczba linii I / O
16 bitów
Liczba bitów na słowo
16 bitów
Gęstość
1 Gb
Rodzaj
DDR3L SDRAM
Szerokość magistrali adresowej
13 bitów
Szerokość magistrali danych
16 bitów
Poziom ekranowania
Reklama w telewizji
Max. Temp. Przetwarzania
260
Ołowiane wykończenie
Tin | Silver | Copper
Maksymalna częstotliwość zegara
933 MHz
Liczba pinów
96
Napięcie zasilania operacyjnego
1,35 V
Organizacja
64 M x 16
Pakiet dostawcy
FBGA
Maksymalny prąd operacyjny
63 mA
Montowanie
Montaż powierzchniowy
Wybierz wszystko / Odznacz wszystko

ECCN / UNSPSC

Opis
Wartość
ECCN:
EAR99
TABELA B:
8542320023
HTSN:
8542320022
UNSPSC:
32101602
WERSJA UNSPSC:
V15.1101

Szczegóły kontaktu
Shenzhen Goldensun Electronics Technology Limited

Osoba kontaktowa: Cary

Tel: +8613760106370

Wyślij zapytanie bezpośrednio do nas (0 / 3000)